Tecnologia dei processi CMOS
1) Wafer :
Si tratta di un disco di silicio avente diametro compreso tra 7,5cm e 23cm e spessore inferiore ad 1mm, si ottiene affettando con una lama di diamante un lingotto di silicio a singolo cristallo che a sua volta è ottenuto con il metodo Czochralski. In particolare si ha una fusione di silicio policristallino che viene scaldata in un crogiolo mediante radiofrequenza, il fuso viene mantenuto a 1425°C ossia a temperatura di poco superiore a quella di fusione del silicio, viene in esso immerso un cristallo di silicio che determina l´orientazione del lingotto ottenuto, esso viene poi ruotato ed estratto generando il lingotto con ritmi di crescita tra i 3cm/h ed i 18cm/h.
2) Metodi di ossidazione del wafer :
L´ossidazione dei wafer avviene riscaldandoli in una atmosfera ossidante, in particolare si ha :
a) Dry Oxidation : la atmosfera contiene soltanto ossigeno , ne deriva un processo lento per velocizzare il quale si utilizzano temperature di circa 1200°C.
b) Wet Oxidation : la atmosfera contiene vapor d´acqua , ne deriva un processo rapido per il quale è sufficiente una temperatura compresa tra 900°C e 1000°C.però si ottiene un ossido di scarsa qualità.
L´ossido ottenuto ha un volume circa doppio rispetto al volume del silicio consumato e si espande equamente in entrambe le direzioni verticali.
3) Realizzazione di zone con diverse concentrazioni di impurità :
a) Epitassia : viene cresciuto un film monocristallo sottoponendo il wafer ad elevate temperature e ad una sorgente di drogaggio.
b) Deposizione : viene evaporato un materiale drogante sulla superficie del silicio, a seguire si ha un ciclo termico che diffonde le impurità nel bulk
c) Impiantazione : la superficie del silicio viene bombardata con atomi donori o accettori aventi elevata energia, a temperature superiori a 800°C si ha la diffusione delle impurità tra zone aventi densità diverse.
4) Diffusione selettiva :
Si intende la capacità di agire da barriera nei confronti delle impurità dopanti presentata da alcuni materiali quali :
a) fotoresist
b) polisilicio
c) diossido di silicio SiO2
d) Nitrato di silicio SiN
Essi in particolare vengono utilizzati per realizzare delle maschere che consentono la diffusione selettiva.
5) Rimozione della ossido :
L´ossido viene ricoperto dal fotoresist, ad esso viene sovrapposta una maschera nelle zone dove si desidera che l´ossido rimanga (…fotoresist positivo) , tale maschera protegge il fotoresist sottostante dai raggi UV e pertanto non polimerizza, cosa che invece avviene per il fotoresist non mascherato, il quale può essere rimosso con un solvente organico, la finestra così aperta consente l´eliminazione della ossido sottostante mediante un acido al quale invece il fotoresist resiste.
6) EBL :
La tecnica delle maschere consente di realizzare linee di ampiezza minima pari a 0,8mm mentre l´Electrom Beam consente di arrivare a 0,5mm , si tratta di una tecnica molto precisa e con molti vantaggi ma purtroppo anche molto costosa.
7) Polisilicio :
Il polisilicio è una struttura in silicio non monocristallina che si ottiene depositando Si sul SiO2 , si tratta di un materiale che si comporta da schermo nei confronti delle diffusioni di impurità e pertanto viene principalmente utilizzato al posto del metallo per realizzare i gate dei MOS col fine di mantenere quindi separati source e drain, inoltre il drogaggio ne riduce la resistenza a valori molto bassi. Polisilicio non drogato viene invece utilizzato per realizzare resistenze molto elevate nelle memorie statiche.
8) Processo nMOS :
a) mediante la maschera attiva si elimina il SiO2 dalla regione dove si vuole realizzare l´nMOS
b) si deposita l´ossido fino o ossido di gate avente uno spessore di circa 100Å
c) si deposita il polisilicio che va a formare il gate
d) si elimina l´ossido di gate dalle regioni dove per impiantazione si realizzano poi delle diffusioni n+ profonde circa 1mm e relative al source ed al drain
e) si deposita un ossido spesso e successivamente si realizzano i contatti metallici al source e al drain
9) Tipologie realizzative CMOS :
a) processo n-well
b) processo p-well
c) processo Twin-Tub
d) processo SOI
10) Processo CMOS n-well :
a) viene realizzato il pozzetto n destinato ad ospitare il pMOS
b) mediante la maschera attiva si depositano SiO2 e SiN nelle regioni dove si vogliono realizzare i MOS
c) il substrato p viene drogato p+ nella zona esterna a quella che ospiterà l´nMOS e che è coperta da SiN
d) viene cresciuto l´ossido spesso nelle zone dove non c´è SiN , tuttavia esso cresce sia verticalmente che lateralmente dando luogo ad una forma a becco d´uccello che riduce la regione attiva ma rende piana la struttura
e) Introducendo uno strato carico negativamente all´interfaccia ossido-silicio si può cambiare la tensione di soglia Vt sia del pMOS che della nMOS
f) Si deposita l´ossido di gate ed il polisilicio ad U in quanto deve connettere i due gate
g) Vengono effettuate le diffusioni n+ della nMOS e p+ del pMOS
h) Vengono realizzati i contatti, la metallizzazione e la passivazione.
i) Il substrato che ospita l´nMOS viene connesso a VSS mentre l´n-well che ospita il pMOS viene connesso a VDD .
11) Caratteristiche del processo CMOS p-well :
La realizzazione è complementare a quella del CMOS n-well tuttavia considerando che il transistor realizzato nel substrato ha proprietà migliori e che i pMOS hanno guadagno inferiore rispetto agli nMOS, ne deriva che se si desidera un CMOS con nMOS e pMOS con caratteristiche bilanciate quanto più possibile conviene ricorrere ad un processo CMOS p-well.
12) Processo Twin-Tub :
Uno strato epitassiale separa il substrato n+ dalla regione sovrastante dove sono realizzate sia la n-well per il pMOS che la p-well per l´nMOS , in tal modo si previene il latchup e si ottengono MOS con caratteristiche bilanciate.
13) SOI :
Col fine di ridurre gli effetti del latchup ed aumentare la velocità, si è sviluppata la tecnologia Silicon On Insulator dove l´isolante è in genere zaffiro.
14) Migliorie della tecnologia CMOS :
a) la aggiunta di più livelli di metallo (…in genere strati di alluminio connessi tra loro mediante VIA) e di polisilicio consente un migliore smistamento delle alimentazioni e dei segnali nonché in particolare del clock
b) la resistenza del polisilicio utilizzato per il gate è di circa 30W/ , ciò può dar luogo a ritardi consistenti nel caso di lunghe linee, pertanto si preferisce utilizzare silicide ossia polisilicio/tantalio oppure uno strato di silicide sovrapposto ad uno strato di silicide, in tal modo la resistenza del gate si riduce a 3W/.
15) BiCMOS :
Si tratta di un processo nel quale sono presenti transistor npn , pnp , nMOS , pMOS , esso è utilizzato particolarmente laddove si debbano pilotare grandi carichi e siano richiesti tempi di ritardo bassi, questo è ad esempio il caso delle memorie e dei bus dati dei mprocessori.
16) Design rules :
Si tratta di regole volte ad ottenere la massima resa nella minima area possibile, a tal fine pongono restrizioni geometriche sulle maschere e le interazioni tra i differenti strati, esse possono essere espresse nei due seguenti formati :
a) Micron-rules
b) l-based-rules esse non possono essere utilizzate al di sotto del mm
17) Alcune design rules per i processi CMOS :
a) il polisilicio si deve estendere oltre la regione delle diffusioni questo al fine di evitare contatti tra source e drain
b) i guard rings prevengono il latchup , in particolare si tratta di diffusioni p+ nel substrato p le quali vengono connesse a VSS oppure di diffusioni n+ nel substrato n le quali vengono connesse a VDD .
18) Origine e sviluppo del latchup :
Il latchup è un fenomeno che in passato ha impedito lo sviluppo della tecnologia CMOS , si tratta infatti di un circuito parassita insito nel processo CMOS il quale sotto opportune condizioni porta al corto circuito tra VDD e VSS con conseguente avaria del dispositivo CMOS, tutto ciò è riassunto dalla seguente figura :
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In sostanza se scorre una corrente nell´emettitore della npn, si viene ad avere che la sua VBE = 0,7V quindi passa in conduzione e pertanto scorrerà corrente anche nell´emettitore, del resto la caduta su RWell determina una VBE = -0,7V per il pnp che quindi passa anche esso in conduzione pertanto scorre corrente in RSubstrato e quindi l´npn si porta ulteriormente verso la saturazione, questo effetto rigenerativo dura sinchè non si raggiunge il trigger-point , oltre il quale si è in uno stato stabile che porta sino all´holding-voltage per il quale si ha il corto-circuito. I motivi che possono dar luogo al latchup sono quindi essenzialmente extracorrenti quali quelle che si possono presentare nei circuiti di I/O .
19) Metodi di prevenzione del latchup :
a) si può ridurre il b dei due transistor parassiti
b) si possono ridurre i valori delle resistenze RWell e RSubstrato
c) si possono inserire dei guard rings i quali agiscono come collettori fittizi che assorbono i portatori minoritari abbassando quindi il guadagno della npn e del pnp.
d) Si può fare un substrato molto drogato e ricoprirlo con uno strato epitassiale, in tal modo si riduce il valore della resistenza del substrato
e) Si può ridurre la RWell mediante uno strato leggermente drogato sovrapposto ad uno strato pesantemente drogato.