| Sito Visitato 498535 volte | Pagina Visitata 519 volte | Sei in : Etantonio/it/Universita/4anno/ElettronicaSistemiDigitali/ |
| Logica sequenziale 1) Classificazione dei circuiti logici : I circuiti logici si suddividono in combinatori e sequenziali, questi ultimi a loro volta possono essere sincroni o asincroni i quali ulteriormente si suddividono in quelli a modo fondamentale e quelli a modo impulsivo.
2) Circuiti sequenziali sincroni : Sono dei circuiti per i quali l´uscita è anche funzione dello stato in cui essi si trovano il quale può cambiare unicamente in corrispondenza degli impulsi di un clock.
3) Circuiti sequenziali asincroni : Sono sistemi per i quali lo stato varia con continuità , la modifica dello stato può essere controllata dagli ingressi in modo fundamental ossia un solo ingresso varia su uno stato stabile oppure in modo pulse nel quale l´ingresso varia sul fronte di salita o di discesa.
4) Modalità di descrizione dei circuiti sequenziali : Equazione caratteristica Si scrive la funzione logica come se fosse un circuito combinatorio considerando lo stato successivo Q come una funzione dello stato attuale q Tabella Present State / Next State Nella tabella di verità classica oltre agli ingressi Set e Reset si inserisce anche una colonna con lo stato attuale q della uscita , in funzione di questi ingressi si ottiene lo stato successivo Q della uscita. Diagramma di stato All´interno dei cerchi vi sono i possibili stati del sistema espressi sia con un nome che con la configurazione di bit corrispondente allo stato, i cerchi sono interconnessi tra di loro tramite degli archi sui quali è riportato il valore degli ingressi per i quali si passa da uno stato alla altro. Carta Algorithmic State Machine Uno stato ed i suoi attributi sono riportati all´interno di un rettangolo, in un rombo invece sono contenute le condizioni riguardanti gli ingressi infine in un rettangolo con i bordi smussati sono contenute le uscite che dipendono sia dallo stato che dagli ingressi. Ogni carta ASM è costituita da più blocchi ciascuno dei quali è associabile ad uno stato, le uscite da uno stato conducono necessariamente ad un altro stato. Mappa di Karnaugh Gli ingressi vengono messi in orizzontale mentre lo stato attuale in verticale, la mappa così costruita può anche essere minimizzata con i soliti criteri di raggruppamento degli 1. Mappa di transizione A partire da una mappa K in cui gli stati stabili vengono sottolineati, la transizione è orizzontale se lo stato è stabile mentre è verticale se lo stato è instabile. Si osservi che gli stati stabili sono quelli per i quali Q = q . Mappa di flusso È uguale alla mappa di transizione ma ora il passaggio da uno stato ad un altro viene evidenziato mediante un arco. Diagramma temporale Si riportano gli andamenti temporali dei segnali d´ingresso e d´uscita dal dispositivo sequenziale sullo stesso grafico, con delle frecce che evidenziano quale ingresso determina la variazione dello stato d´uscita del sistema.
5) Tipologie di componenti bistabili di memoria : a) Latches b) Master-Slave c) Edge-Triggered
6) Caratteristica delle funzioni di trasferimento delle porte Nand ed Nor : L´uscita della Nor è allo stato alto soltanto quando entrambe gli ingressi sono allo stato basso mentre l´uscita della porta Nand è allo stato basso soltanto quando entrambe gli ingressi sono allo stato alto.
7) FFSR : Realizzazione con porte Nor Si hanno due porte Nor di cui una ha in ingresso il segnale Set e la altra il segnale Reset, il secondo ingresso di entrambe è preso dall´uscita della altra. L´analisi si svolge partendo dalla porta che sicuramente ha l´uscita a 0 in quanto o il Set o il Reset sono alti. Per questa configurazione gli ingressi S=1 R=1 non possono essere usati in quanto nel passaggio alla configurazione S=0 R=0 l´uscita può trovarsi in uno stato indefinito. Realizzazione con porte Nand Si hanno due porte Nand di cui una ha in ingresso il segnale Set e la altra il segnale Reset, il secondo ingresso di entrambe è preso dall´uscita della altra. Nel simbolo di questo FFSR gli ingressi S ed R sono indicati con un pallino davanti in quanto il dispositivo lavora come un FFSR a Nor avente gli ingressi negati, infatti si ha che quando S=1 l´uscita invece di andare ad 1 va a 0 mentre quando R=1 l´uscita invece di andare a 0 va a 1. Per lo stesso motivo inoltre si ha che la configurazione d´ingresso non utilizzata è S=0 R=0 .
8) Latch SR Gated : Si tratta di un FFSR in cui gli ingressi invece di essere applicati direttamente alle porte Nor, vengono applicati a due And che hanno in comune un ingresso di controllo C , quando questo è allo stato basso , entrambe gli ingressi del FFSR realizzato con porte Nor sono a livello 0 e pertanto l´uscita rimane memorizzata, quando invece C è allo stato alto allora il circuito si comporta come un normale FFSR.
9) Latch D Gated : Si tratta di un FFSR Gated avente un solo ingresso che è riportato invertito all´ingresso di reset, in questo modo si forzano gli ingressi ad essere diversi tra di loro e quindi in entrambe i casi il Latch riporta in uscita il valore della ingresso e lo mantiene memorizzato.
10) Latch JK Gated : È un FFSR a porte NOR Gated tramite due porte And alle quali vengono anche inviati i corrispondenti segnali di uscita, in tal modo si riesce a far si che la configurazione S=J=1 R=K=1 possa essere utilizzata e dia luogo all´inversione delle uscite.
11) Latches T Gated : Si tratta di un FFJK avente gli ingressi connessi tra di loro in tal modo si ottiene che quando l´ingresso T = 1 l´uscita cambia stato mentre quando T = 0 l´uscita rimane nello stato in cui si trovava precedentemente.
12) Flip Flop Master Slave : È costituito da due FFSR di cui il Master è Gated e l´ingresso che ne controlla la attivazione è inviato invertito al FFSR Slave anche qui come ingresso di controllo, il risultato che se ne ottiene è che soltanto uno dei due FFSR è attivo e pertanto al primo colpo di clock gli ingressi J e K passano alle uscite del primo FFSR mentre al secondo colpo di clock esse divengono le uscite del secondo FFSR.
13) Flip Flop Edge Triggered : Si tratta di un Flip Flop che è attivo e consente di cambiar stato alle sue uscite unicamente durante il fronte di salita oppure di discesa del clock.
14) Tabella d´eccitazione generale per i Flip Flop Edge Triggered :
|