Circuits CMOS et plan logique

1) causes du défaut de fonctionnement d'une porte CMOS :

)       alimentations et/ou bruit insuffisants sur les mêmes

b)       Bruit dans le revenu

c)       transistors et/ou interconnexions en panne

d)       Divisions de charge non visionnées préalablement

et)       mal de Temporizzazioni

 

2) distances critiques nous et elles optimisation :

Ébauche des distances des disques d'une valve qui peut être est caractérisés à vous pour l'expérience ou au moyen de des analyseurs de synchronisation, une fois qu'il caractérise à vous, que ce peut être agi dessus elles au niveau d'architetturale, au niveau logique agissant sur le type de la porte et d'entrance et à la sortance, de niveler le circuita ils agissant sur les dimensions du MOS ou employant de divers modèles du CMOS, et finalement au niveau de la disposition.

 

3) considérations sur l'optimisation des distances critiques nous au niveau logique :

L'entrance d'une porte logique qui est le n° des revenus qu'il peut l'avoir est bon est limité entre 2 et le non-et de 5 d'ailleurs portes soyez de se préférer au ni dans combien caractérisé d'un plus petit retardez, dans le cas dans lequel on le décide également de les employer assemblent la sortance de ridurne qui est les portes de nombre qui peuvent être pilotées de l'évasion, de toute façon alors l'insertion d'un inverseur peut être piloté n'importe quel nombre de portes.

Architectures de Progettuali

4) pleine coutume :

Elle consiste en planification et chaque optimisation de MOS simple de présent dans le circuit, ceci d'elle ramène la complexité à un maximum de MOS approximativement 60. Elle est un processus lent beaucoup et le cher mais elle concourt pour optimiser le secteur et les exécutions.

La planification est articulée en suivant est faite :

)       un schéma du circuit est vrai venu

b)       la disposition est projetée

c)       A fixé les règles de conceptions que les impôts de la technologie prechosen, utilisations un rédacteur de disposition afin de réaliser les masques

d)       un extracteur de disposition partant des masques il vous fournit le schéma complet également de dispositi certain que vous avez orné à vous, un tel schéma il vient simulé avec l'ÉPICE et si l'opération est corrigée il passe à la production.

 

5) Norme De Cellules :

Ils viennent utilisé des normes actuelles de cellules dans la bibliothèque de la fonderie, sont des cellules à la taille constante et à la largeur variable dans lesquelles est prédéfinies les positions des revenus, les évasions, V_{solides solubles} , _{densité double}de V .

La planification est articulée en suivant est faite :

)       choix de la bibliothèque et donc de la fonderie

b)       le schématique est vrai venu en utilisant les membres de la fonderie qui sont vus comme des boîtes les noircissent.

c)       Au moyen de la capture schématique vient davantage a remplacé la noir-boîte avec la cellule adaptée

d)       simulation numérique ils

et)       à partir le schématique la disposition est obtenue du morceau au moyen d'un logiciel du cheminement de placement qui effectue l'optimisation des positions des cellules.

C'est une planification plus rapide dans combien est travaillé au niveau logique mais les coûts sont également beaucoup hauts dans combien coûtez nécessaire des 15 des 20 masques.

 

6) Rangée De Porte :

C'est une planification basée sur la réalisation des structures faciles de riconfigurabili incluez dont la plupart sont rendus realizzative, ils sont subdivisés en particulier dans 2 classes :

MPGA : la fonderie réalise une série de base de blocs qui doit être relié ensemble entre elles au moyen de des metalizations qui viennent indiqué du planificateur que partant de la fonction exigée elle réalise les masques opportuns.

FPGA : la fonderie produit un morceau dans lequel là-bas aux structures de riconfigurabili ils sont présent des interconnexions de programmabili, donc il n'est pas plus nécessaire de réaliser des masques. Un tel morceau ils sont chers mais ils peuvent être remodèle à vous au moyen de moi ont apposé le logiciel à vous.

 

7) Mer-de-portes :

Dans la généralisation pratique de la disposition est une de la porte la rangée, constitué à partir des lignes continues des diffusions N et p. Il y a l'espace pour les interconnexions qui viennent effectué par les lignes de MOS ne vous emploient pas. Chaque porte logique peut être isolée dans la porte adjacente reliant la porte ceux du dernier MOS à V_{solides solubles} ou _{à la densité double}de V.

 

8) structures logiques CMOS :

) au CMOS complémentaire logique

L'avantage principal est que la dissipation statique est due exclusivement des courants de la saturation inverse, d'ailleurs peut actionner aux tensions beaucoup de terres en contre-bas, entre les inconvénients principaux à la place il y a celui pour n'importe quelle fonction elles viennent toujours des utilisations ugual un nombre vous du PMOS et du NMOS qui est parfois superflu. Les fonctions logiques principales sont :

Non-et D'Inverseur Ni

b) BiCMOS logique

 

 

 

 

 

 

 

 

C'est une structure utilisée pour les étapes de l'évasion dans combien qui est présent du BJT concourt pour piloter des cargaisons élève à vous et pour augmenter la vitesse concernant le CMOS, un exemple de fonction logique exécutée avec cette structure est suivant :

 

 

 

 

 

 

 

 

 

c) Pseudo NMOS logique et Multidrain

_ le tirer-vers le haut être constituer un solo PMOS, cela impliquer que le n° MOS employer vous afin de réaliser un générique fonction être inférieur combien être nécessaire afin de réaliser avec le CMOS cependant que impliquer aussi que le statique dissipation être haut dans combien être le logique condition pour qui être un distance diriger entre v_densité et v_{solides solubles} .

La logique CMOS Moltidrain est distinguée alors dans ce que les portes sont reliées dans la configuration ouvrir-vidangent de la manière analogue à combien produisez-vous pour le BJT dans la logique IIL.

d) Dynamique logique CMOS

C'est une structure logique NMOS dont a sorti le precaricata _{à la densité double}de V de l'un PMOS et conditionedly reliée à V_{solides solubles} d'un NMOS, de cette façon l'avantage que principal concernant le CMOS est qu'un nombre clairement inférieur de portes est employé de lui dérive que la période de tirent-vers le haut diminue tandis qu'elle augmente la période de déroulant. Un défaut est que les revenus peuvent seulement le changer pendant le precarica tandis qu'ils doivent être stables pendant l'évaluation ont autrement des effets du charger-partage. Évidemment une autre porte CMOS de dynamique au monophasé dans combien ne peut pas être relié en série quand l'horloge que l'évasion passe à la phase de l'évaluation qui entre dans le revenu à la prochaine structure peut être trouvée encore haute pendant par l'intermédiaire de de la période de la réduction qui est petite mais non infinitésimale, après que tout ait la perte des données.

 

 

 

 

 

 

 

 

 

 

 

et) CMOS synchronisé logique :

E 'soit développé essentiellement afin de réaliser le CMOS à la basse dissipation mais trouve actuellement l'application principalement dans ces situations dans lesquelles le problème des électrons serre le âcaldiâ?.

En bref qu'ils viennent a inséré MOS deux pour l'horloge ou au centre ou dans la proximité des alimentations.

 

 

 

 

 

 

 

 

 

f) Logique je domine

L'ébauche d'une dynamique logique sur dont a sorti un CMOS est l'inverseur placé qui est concouru pour placer dans de diverses portes de cascade ayant également l'horloge à une par phase.

On peut être statics logique obtenu au moyen de PMOS par personne faible (…au bas gain) disposée comme de la figure qu'elle concourt les opérations à la très basse fréquence ou le statics dans combien pendant la phase de l'évaluation l'évasion même si est haut avec le dépassement des extrémités de temps afin de se décharger, PMOS le glielo faible de personne empêche, son impact est nul dans le VHF dans combien ne coûte pas assez rapide. Alternativement il peut d'une telle manière être relié la porte ceux de PMOS la personne faible à l'évasion de l'inverseur créant un verrou

 

g) Logique je domine NP

L'amortisseur dedans je domine peux être éliminé au pacte à l'utilisation des structures dynamiques avec la logique PMOS alternée aux structures dynamiques avec la logique NMOS, parce qu'ils viennent placé en cascade est certain si on le croit que chaque structure de la sorte réalise que une porte logique et l'évasion de chaque porte est en nature relié à une autre porte.

 

 

 

 

 

 

 

 

 

 

 

 

h) Commutateur logique de tension de cascade

le commutateur 2 sont complémentaire eu de NMOS relié à un croisillon des intercross de PMOS à vous qu'ils agissent en tant que de tirez-vers le haut. Il est plus lent concernant le CMOS dans combien le PMOS du tirent-vers le haut doit lutter contre le NMOS du déroulant. L'avantage est que chaque fonction logique mais aux dépenses d'une peut être plus grands secteur et complexité occupés réalisés. Les exécutions peuvent être améliorées au moyen d'utilisation il d'un sentir-amplificateur de verrouillage.

Stratégies Synchronisantes

9) conséquences du choix du tipologia de l'horloge :

Le choix de la stratégie de l'horloge influence le n° du MOS pour employer pour chaque élément de mémoire et le n° de lui les marque de l'horloge distribuant sur le morceau, donc indirectement il détermine les dimensions du morceau et de la dissipation.

 

10) temps de caractéristique d'un enregistrement :

T_S = période d'installation : indique combien d'heure avant que le front de l'horloge doive être eu les données stables dans le revenu.

T_H = période de prise : indique pendant combien d'heure après que le front de l'horloge les données de revenu doive immobile rester stable.

T_q = horloge à Q Retardent : indique combien d'heure après que le front de l'horloge obtienne une évasion valide.

 

11) verrou sensible de niveau :

C'est un élément de mémoire dans lequel les données dans le revenu viennent estimé quand l'horloge il assume un niveau déterminé, en particulier pour le verrou dans la figure sont eues qui quand le clk = 0 les données dans le revenu vient passé dans l'évasion tandis que quand le clk = 1, le memorizzato de données précédemment est eu dans l'évasion.

 

 

 

 

 

 

12) enregistrement déclenché par front d'impulsion :

C'est un élément de mémoire dans lequel les données dans le revenu viennent estimé sur le front de l'élever de l'horloge. Qu'obtient le placement dans des négatifs de cascade verrouillez et le positif ceux se verrouillent, en fait les 1 données sont eues qui quand le clk = 0 les données dans le revenu vient memorizzato dans le maître mais sont lues des Slaves, quand le clk = atteint seulement l'évasion des Slaves, sont donc les une 0 transitions nécessaire®1 et donc l'ébauche positive d'un enregistrement déclenché par front d'impulsion.

13) SR D'Enregistrement :

C'est un enregistrement qui peut être réalisé est au moyen de non-et de portes qui au moyen des portes ni en second lieu des contours suivants :

Quand S = la 1 évasion passe à 1 et vous il reste péché quand R n'est pas eu = 1, parce que S = 0 e 0 R = l'évasion précédente vient memorizzata tandis que par S = 1 e R = 1 a l'état d'indeterminata.

 

14) Enregistrement JK :

C'est un enregistrement analogue au SR mais cela de lui qu'il élimine la condition d'indeterminata en fait pour J = 1 e K = 1 a l'évasion niée concernant l'évasion qu'il a été eu précédemment.

 

15) Enregistrement De T :

On l'a est un enregistrement JK avec le cortocircuita de revenus à vous, par lequel J = K = 0 que l'évasion les met en oeuvre est égal à le précédent tandis que par J = K = 1 l'évasion les met en oeuvre est nié concernant le précédent.

 

 

 

 

 

 

 

 

16) structures de mémoire statique et dynamique à une phase :

C'est la structure typique utilisée pour les cellules standard de porte et les rangées, caractérisées de niées localement produites de l'horloge réduire par la suite le biais d'horloge et du bufferizzate échappe également avec la transmission-porte à un endroit sur l'equalizzare de â?"q d'évasion retarde.

Dans des vérités de transmission-porte on peut également éliminer que l'endroit dans la rétroaction insérants à son inverseur d'endroit une personne faible qui est avec un plus grand L concernant les dimensions minimales, il doivent en fait être agis avec malhonnêteté de la transmission-porte ceux quand l'horloge il est haute et donc les données dans le revenu doivent être chargées tandis que les données doivent memorizzare quand l'horloge il est basse.

Ils peuvent également être réalisés du verrou et des enregistrements dynamiques dans lesquels les données viennent memorizzato entre des capacités d'évasion de transmission-porte et les capacités du revenu suivant de l'inverseur donc comme elles sont eues dans les contours suivants :

17) Metastabilità :

Un verrou il est caractérisé de deux états stables, cependant s'ils ne sont pas il respecte les temps à vous de l'installation et de la prise il peut se produire que même les présents un 3° soit ledit metastabile dans combien n'importe quel bruit peut le faire pour tomber en arrière dans un des deux états stables. Comme exemple il peut être tombé dans l'état metastabile quand les données dans le revenu atteignent après la période de l'installation l'où à la commutation de l'horloge, le revenu peut trouver à une prochaine tension à celle-là de commutation.

 

18) structures logiques au monophasé :

La logique N_P CMOS est employée a constitué à partir des sections que N-P domine avoir comme le MOS du verrou C ² de l'étapeuned'évasion, d'une telle manière il optimise la vitesse et le secteur. Dans la fabrication c'est nécessaire cependant pour respecter les règles suivantes :

)       chaque MOS de la porteC² doit être séparé de le précédent au moyen d'un nombre égal d'inversions

b)       nous l'étape que dynamique a séparé de la porte précédente C doivent être au moins unMOS² d'un nombre égal d'inversions.

 

 

 

 

 

 

19) l'horloge à 2 est faite :

L'adoption d'une horloge à deux est faite recouvert ne concourt pas pour éliminer les problèmes du biais d'horloge même si les deux peuvent également être présentés dans le cas sont faits à rassemblement qu'un tel divers retarde pour faire pour recouvrir l'horloge et donc pour rendre la structure transparente.

L'horloge à deux qu'elle est faite peut être produite ou extérieurement ou localement cependant le contour à mettre en application est toujours suivant :

Les structures de mémoire sont égales aux structures de la mémoire à une phase avec la seule différence qui au lieu du clk et du â?"clk a le phi₁ et le phi₂ , analogues pour les structures logiques.

 

 

 

 

20) l'horloge à 4 est faite :

Une horloge à 4 qu'elle est faite concourt pour mettre en application la dynamique logique que là-bas à avoir une phase d'une de precarica d'évaluation et, ayez également une phase de la prise, qui élimine le charger-partage pendant la phase de l'évaluation.

Afin d'éviter des problèmes de charger-partager les formes de la vague de l'horloge peut être changé formant seul les marquent de l'horloge de la somme de 2 les marquent de l'horloge. Tel j'emploie de l'horloge la porte à 4 diverses structures logiques réalisables di.le qu'on ne permet pas toutes les ouvertures mais seulement ceux qui illustrent de la figure suivante :

 

 

 

 

 

 

 

 

 

 

 

21) Critères de choisi de l'horloge et de la sa distribution :

Elle vient a pratiquement seulement utilisé l'horloge à une phase dans combien le plus simple à contrôler surtout à la croissance de la vitesse exigée, l'horloge à deux est fait trouve seulement l'application dans les RAM, ROM, PLAs.

Dans la mesure où la distribution du pu² d'horloge pour se choisir entre l'exécution de l'amortisseur seulement et une réalisation au lieu d'une structure arborescente en particulier adaptée dans le cas le plan réalisé est caractérisée d'une modularité élevée.

Structures d'I/O

22) Structures I/O :

Elles sont les structures qui exigent une plus grande expérience du planificateur donc souvent sont préférées adopter des modules déjà actuels dans les bibliothèques. En bref il y a de la garniture de l'ouverture au piedini dont les dimensions sont fixes de la résolution de la machine qui exécute les soudures et des dimensions minimales nécessaires afin de tricoter un fil. À côté de la garniture il y a les circuits d'I/O qui peut appartenir aux catégories suivantes :

)       à la garniture produite

Elles sont sujettes les la plupart aux marques de latchup donc s'appropriant que j'emploie des garder-anneaux et des collecteurs factices.

b)       Garniture d'entrée

Elle doit posséder une protection pour la porte ceux du MOS actuel dans le revenu, elle en nature est constituée à partir du clamper de 2 valves de diode qu'ils limitent l'excursion maximum de la tension de revenu et d'une série de résistance qui limite les courants de pointe qu'ils peuvent glisser dans les valves de diode, sa valeur est comportée entre 200W et 3KW.

 

c)       Garniture de trois états et bidirectionnelle

Une garniture de trois états elle a le contour suivant

 

 

 

 

 

 

 

tandis qu'une garniture bidirectionnelle il est obtenue à partir de l'union d'une garniture de trois états et d'une garniture du revenu

 

 

 

 

 

 

 

 

23) plan dans la basse puissance :

Le plan dans la basse puissance est basé sur des utilisations seulement localement du CMOS aux tensions a ramené totalement ou également où des vitesses élevées ne sont pas exigées, d'ailleurs le travail à de basses fréquences (…si ne se réexécutant pas au parallelizzazione) et est nécessaire pour rendre combien de ligne possible courte d'horloge dans combien reste actif également pendant la puissance-vers le bas.