Technologie des processus CMOS
1) gaufrette :
L'ébauche d'avoir le diamètre de disque de silicium comporté entre 7,5cm et 23cm et épaisseur inférieure à 1mm, est obtenue découpant avec une lame de diamant par lingot en tranches de silicium au cristal simple qui à son tour est obtenu avec la méthode de Czochralski. En particulier une fusion de silicium est policristallino eu qu'elle vient scaldata dans un creuset au moyen de fréquence par radio, fondue vient maintenu à 1425°C qui est à peu de température avançée à celle-là de fusion du silicium, vient dans elle a plongé un cristal de silicium qui détermine la direction du lingot obtenu, il vient alors ruotato et extrait produisant du lingot avec des rythmes d'augmentation entre 3cm/h et le 18cm/h.
2) méthodes d'oxydation de la gaufrette :
L'oxydation de la gaufrette se produit chauffage elles dans une atmosphère oxidating, en particulier est eue :
) oxydation sèche : l'atmosphère contient seulement l'oxygène, d'elle dérive un processus lent pour le velocizzare que les températures approximativement de 1200°C sont employé.
b) Oxydation humide : l'atmosphère contient la vapeur de l'eau, un processus dérive un certain exprès pour ce qu'une température comportée entre 900°C est suffisante et 1000°C.però un oxyde de qualité insuffisante est obtenu.
L'oxyde obtenu a une quantité de double de volume approximativement concernant le volume du silicium consommé et il augmente assez dans les les deux les directions verticales.
3) réalisation des zones avec de diverses concentrations d'impurità :
) Epitassia : venez développé un monocristal de film soumettant la gaufrette aux températures et à la source élevées de drogaggio d'una.
b) Deposizione : venez a évaporé un matériel le dopage sur la surface du silicium, pour suivre a un cycle thermique qui répand l'impurità dans le volume
c) Impiantazione : la surface del silicon vient bombardé avec des atomes de donori ou avoir l'énergie élevée par accepters, aux températures avançées à 800°C a l'impurità de delle de diffusion entre divers ayant la densité de zones.
4) diffusion sélective :
La capacité d'agir convient de la barrière dans les comparaisons de dopanti de l'impurità présenté de quelques matériaux qui :
) au fotoresist
b) polisilicio
c) bioxyde SiO 2de silicium
d) Nitrate de péché de silicio
Ils viennent en particulier utilisation vous afin de réaliser des masques qui concourent la diffusion sélective.
5) déplacement d'oxyde :
L'oxyde vient couvert du fotoresist, à lui qu'il vient a recouvert un masque dans les zones où il désire que l'oxyde reste (…positif de fotoresist), un tel protegge de masque le fotoresist ci-dessous des faisceaux UV et donc il ne polymérise pas, ce que cela se produit à la place pour le fotoresist non masqué, qui peut être enlevé avec du dissolvant organique, la fenêtre ouverte concourt donc l'élimination de au-dessous de l'oxyde au moyen d'un acide avec duquel à la place le fotoresist résiste.
6) EBL :
La technique des masques concourt malheureusement pour réaliser des lignes d'amplitude minimale égaleà 0.8m m tandis que le faisceau d'Electrom concourt pour arriverà 0.5m m, ébauche d'une technique précisent beaucoup et avec beaucoup d'avantages mais également beaucoup la chère.
7) Polisilicio :
Le polisilicio est une structure en silicium non monocristallin qui est déposer obtenu sur SiO2 , ébauche d'un matériel qui est comporté de l'écran dans les comparaisons des diffusions de l'impurità et donc il vient principalement utilisé au lieu du métal afin de réaliser que la porte ceux du MOS dans le but à maintenir sépare donc à vous la source et le drain, d'ailleurs le drogaggio de lui réduit la résistance aux valeurs beaucoup de fonds. Polisilicio dopé ne vient pas à la place utilisé afin de réaliser les résistances beaucoup haut une dans les mémoires statiques.
8) NMOS de processus :
) au moyen du masque actif SiO 2 de la région est éliminé où le NMOS est voulu pour être réalisé
b) l'amende d'oxyde ou l'oxyde est déposée de la porte ayant une épaisseur approximativement de 100Å
c) dépose le polisilicio qui va former la porte ceux
d) on élimine l'oxyde de porte de des régions où pour l'impiantazione ils sont vrais venu puis des diffusions profondesn approximativement 1mm et relativement à la source et au drain
et) un oxyde est souvent déposé et plus tard les contacts métalliques à la source et au drain sont vrais venu
9) typologie CMOS realizzative :
) au n-well de processus
b) p-well de processus
c) Processus de Jumeau-Baquet
d) SOI de processus
10) n-well de processus de CMOS :
) il vient a réalisé le piège n destiné pour adapter au PMOS
b) au moyen du masque actif ils déposent 2SiO et péché dans les régions où le MOS sont voulus pour être réalisés
c) le substrat p vient p dopé dans la zone externe à celui qu'elle adaptera au NMOS et cela elle est couverte du péché
d) elle vient souvent oxyde développé dans les zones où il y a péché, toutefois il se développe est verticalement que latéralement donnant l'endroit à une forme au bec d'oiseau qui réduit la région active mais elle rend la structure plate
et) la présentation d'une couche chargée négativement au l'oxyde-silicium d'interface que la tension du seuil V peut être tchangé est du PMOS qui du NMOS
f) l'oxyde de la porte est déposé et le polisilicio à U dans combien doit relier la porte deux ceux
g) Ils viennent les diffusions effectuées n du NMOS et du p du PMOS
h) Ils viennent réalise les contacts, le metalization et le passivazione à vous.
i) le substrat qui adapte au NMOS vient relié à Vsolides solubles tandis que le n-well qu'il adapte au PMOS il vient relié à la densité doublede V .
11) caractéristiques de p-well de processus de CMOS :
La réalisation est complémentaire à celle-là du n-well de CMOS cependant considérant que le transistor réalisé dans le substrat a une meilleure propriété et que le PMOS elles ont le gain inférieur concernant le NMOS, d'elle dérive qui si un CMOS avec le NMOS est désiré et PMOS avec des caractéristiques équilibrées combien les plus possibles s'assemblent pour recourir à un p-well du processus CMOS.
12) Processus De Jumeau-Baquet :
Une couche d'epitassiale sépare le substrat n de la région surplombante où elles sont réalisées est le n-well pour le PMOS que le p-well pour le NMOS, d'une telle manière le latchup est empêché et le MOS avec des caractéristiques équilibrées sont obtenus.
13) SOI :
Dans le but pour réduire les effets du latchup et pour augmenter la vitesse, le silicium de technologie sur le isolateur a été développé où le isolateur est dans le zaffiro aimable.
14) améliorations de la technologie CMOS :
avec) supplémentaire plus de niveaux que le métal (…dans des couches reliées aimables d'aluminium entre elles au moyen de PAR L'INTERMÉDIAIRE DE) et du polisilicio une meilleure manoeuvre des alimentations concourt et d'elle les marque encore moins en particulier de l'horloge
b) la résistance du polisilicio utilisé pour la porte ceux est approximativement de 30avecle , cela peut donner l'endroit à retarde consister en cas de longues lignes, donc on le préfère employer le siliciure qui est polisilicio/tantalio ou une couche recouverte de siliciure à une couche de siliciure, dans une telle manière la résistance 3 de la porte que ceux est réduite àavecle .
15) BiCMOS :
L'ébauche d'un processus dans lequel ils sont le npn actuel de transistors, le pnp, NMOS, PMOS, c'est en particulier laddove utilisé doit être de grandes cargaisons pilotées et est des demandes que les bas temps de retardent, c'est comme exemple la caisse des mémoires et des autobus donnés de mle processori.
16) règles de conception :
Ébauche des temps de règles d'obtenir le principe rendu dans le secteur possible minimal, à de telles restrictions géométriques d'endroits de but aux masques et aux interactions entre les différentes couches, elles peuvent être exprimées sous la forme deux suivante vous :
) aux Micron-règles
b) l- baser-règles elles ne peuvent pas être employées sous le mm
17) une partie conçoit des règles pour les processus CMOS :
) le polisilicio ceci au but doit être prolongé au delà de la région des diffusions pour éviter des contacts entre la source et le drain
b) les anneaux de garde ils empêchent le latchup, en particulier ébauche du substrat p de nel des diffusions p qui sont venus se sont reliés à Vsolides solubles ou du substrat n de nel des diffusions n qui vient s'est relié à la densité doublede V .
18) origine et développement du latchup :
Le latchup c'est un phénomène après lequel dedans a empêché le développement de la technologie CMOS, ébauche en fait d'un parasite de circuit inné dans le processus CMOS qui sous la porte opportune de conditions au court circuit entre la densité doublede V et le Vsolides solubles avec des dommages conséquents du dispositif CMOS, tous qu'on le reprend de la figure suivante :
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En bref si courant dans l'emettitore de diapositives de npn une, il est venu à avoir qui son VSOIT = 0,7V passe donc dans la conduction et donc glissera le courant également dans l'emettitore, du repos la chute sur Rdétermine bien Vun ÊTRE = -0,7V pour le pnp que donc il dans la conduction passe également donc glisse ulteriorly le courant ensubstrat de R et donc le npn la porte vers la saturation, ce sinchè dur d'effet de rigenerativo ne rattrape pas le déclenchement-point, jusque derrière dont au delà il est dans un soit stable cette porte aux holdingones pour lesquels le court circuit est eu. Les raisons pour laquelle elles peuvent donner l'endroit au latchup sont donc essentiellement des extracurrents que ceux qu'elles peuvent être présentées dans l'I/O circuite.
19) méthodes de prévention du latchup :
) le b peut être réduit des deux transistors ornés à vous
b) les valeurs des résistances R jaillissent et Rpeut être substratréduit
c) peut être inséré des anneaux de garde qui ils agissent comme les collecteurs factices qui absorbent les porteurs de minorité abaissant donc le gain du npn et du pnp.
d) beaucoup de bidon de toxicomane lui-même soit fait à un substrat et le couvrir de couche d'epitassiale, d'une telle manière réduit la valeur de la résistance du substrat
et) le R bien au moyen d'unpeut être toxicomane réduit de leggermente de couche recouvert à un lourd de couche dopé.