Planeamiento y realizacin de ASIC
1) ley de Moore:
La ley de Moore evidencia una evolucin constante de la integracin del transistor en los circuitos integrados, en el detalle se tiene que el nmero de los actuales transistores en un processore dobla cada 18 meses, tal resultado ha tenido est a las mejoras en los procesos de la fabricacin que en el software del planeamiento automtico.
2) coste de un sistema:
El coste de un sistema se da 
de donde:
CR es los costes recurrentes como esos relati a usted a los materiales que son necesarios a la fabricacin
CNR es el relati no recurrente de los costes usted como ejemplo al planeamiento
CF que son los costes fijos sos para la publicidad y el manual
N es haber producido y los pedazos vendidos numeran
3) ASIC:
El circuito integrado especfico del uso es una cara del circuito integrado para absolver en un circuito una funcin particular que no est en la clase puesta en ejecucio'n de otros circuitos integrados en commercio.Vi es vario tipologie de ASIC que los distingan en medio para la complejidad y los costes, en detalle tiene la tecnologa desea,…complejo, el Lleno-Costumbre costoso y del ottimizzatrice () y el Semi-Costumbre que en su vuelta se subdividan en las categoras Ce'lula-Basadas (Esta'ndar-Ce'lula y los Ce'lula-Generadores) y Poner en orden-Basadas (Prediffuse o Precablate).
4) Planeamiento Del Lleno-Costumbre:
Se elige este planeamiento cuando los estndares se deben observar de las clulas para insertar en bloques ms complejos o para realizar los circuitos analgicos. Se hace del planeamiento es siguiente:
) a basado en las listas detalladas se elige una tecnologa y la fundicin correspondiente que provee las reglas de los diseos.
b) Por medio de un immette esquemtico de la entrada del software el esquemtico que especifica tambin los parmetros fsicos de los miembros activos.
c) el immesso del circuito viene simulado usando los modelos provistos de la fundicin.
d) por medio de un redactor de la disposicin que vienen especific geometries de cada capa del circuito integrado, en el programa es presente tambin un inspector de las reglas del diseo esa verificacin el respecto de los diseos gobierna.
y) un software de la extraccin del parmetro provee el correspondiente esquemtico a la disposicin insertada, en tal manera se puede verificar la operacin del circuito verdadero en el cual l ser senz el ' otro presente algunos elementos que usted adorn a usted.
f) el plan viene ahorrado en un formato CIF estndar o GDS2 y enviado a la fundicin.
5) Diseo De las Reglas:
Bosquejo de las sugerencias provistas de la fundicin al lleno-costumbre del planificador a la puntera para maximizar la probabilidad que las funciones del circuito correctamente, en detalle el respeto detallado de las listas atan a trabajadores elctricos (…caras para evitar interrupciones al trabajador elctrico del carcter) y observadas (caras…a usted para evitar interrupciones geomtricas).
6) caracterizacin de una clula digital ellas:
Una clula digital totalmente se caracteriza les de los largenesses siguientes:
) a la funcin lgica
b) capacidad en el pF en el perno a la renta
c) la poca de retrasa para cada transicin en escape, se compone de una poca de intrnseco retrasa y una poca de retrasa que tuvo que la capacidad considerada en escape y medida en ns/pF
7) caractersticas geomtricas de una Esta'ndar-Ce'lula:
La Esta'ndar-Ce'lula se caracteriza de altura constante y de anchura variable, ante el interior de uno cualquier clula
el n-well y los metalizations de las alimentaciones se encuentran siempre a la misma altura para para poder poner de lado a lado dos clulas sin el preoccuparsi de estas conexiones, por otra parte para arriba y el punto bajo que estn presentes en metal-1 lo marca de la renta y el escape a la clula, tales conexiones viene realizado por medio de metalizations con por lo menos 2 metales, en clase
metal-1 que realiza de las lneas y del metal-2
verticales las lineas horizontales, el laddove all es necesidad de
una conexin, un agujero en xido se hace a menudo que separa los
dos metales y uno es verdad venido VA.
8) carga estndar:
E ' la capacidad media a la renta de una puerta, se utiliza para caracterizar la capacidad en el perno de la renta de una
La Esta'ndar-Ce'lula, sigue alguno que tambin los tiempos de retrasan estn expresados en ns/SL.
9) Esta'ndar-Ce'lula Semi-custom Que planea:
Se hace el plan se articula en el siguiente:
) a basado en las listas detalladas plan se elige la tecnologa que es fundicin y estante para libros.
b) con la entrada esquemtica las peticiones de las clulas hechas disponibles de la fundicin se coloca en el trabajador elctrico del contorno
c) se realiza una simulacin digital ellas del circuito, lleva a cabo cuenta est del aspecto las trabaja del circuito de el cual de los tiempos retrasa que pueden solamente sino ser estimaciones en de cunto retrasa una pieza a usted de la poca depende de la capacidad del escape que en su vuelta depende de las capacidades de la renta de las puertas que siguen pero tambin de la longitud de las conexiones que es famosa solamente despus de la colocacin y de la encaminamiento.
d) la esquemtica por medio de un software de la colocacin y de la encaminamiento la disposicin se obtiene de la viruta, en detalle viene antes de que est intentada la disposicin de las clulas que disminuye la longitud de las conexiones en cunto de tal manera disminuye tambin el parsito de la capacidad y por lo tanto los tiempos de retrasan y la energa disipada. El coste de la funcin para optimizar prechoice no es en clase la suma de las longitudes de las conexiones, la necesidad en hecho tambin lleva a cabo la cuenta del promedio y la variacin de la distribucin de las longitudes. Una vez que estuvo elegida la funcin costara y realizara la optimizacin, se proceda al Ruotine.
Es posible tambin cambiar a la tecnologa al plan terminado a condicin de que las fuentes de la fundicin los parmetros de la conversin, en cualquier caso en hecho el cliente son inconscientes de la disposicin de la Esta'ndar-Ce'lula.
10) semilla-costumbre que planea con los Ce'lula-Generadores:
El bosquejo de los macrocells que realizan las funciones que comienzan de estndares del implementabili en rifle automtico de la manera una descripcin al alto nivel, es ste la caja de circuitos que lgica de las memorias, de co/decodificatori y del combinatoria. El macrocell generado el software se debe entonces insertar en la viruta en la cual entonces el software de la colocacin y de la encaminamiento tendr que actuar.
11) semilla-costumbre Poner en orden-Basado que planea:
El planeamiento Poner en orden-basado se propone para reducir los tiempos de la realizacin del ASIC y los costes del planeamiento, para obtener este resultado, la base de un circuito integrado son genricos verdadero venido, que viene entonces personalizado del planificador, los dos acercamientos de siguiente se distinguen en detalle:
a) MPGA es un arsenal del prediffuse que contiene los transistores, memorias lgicas, puertas, elementos genricos que carecen en los metalizations que vienen caracterizado del planificador en la base del uso, en esta manera que la poca de la fabricacin en la fundicin se reduce a partir de los 4 meses de la Esta'ndar-Ce'lula que planea a 2 semanas.
b) FPGA en este caso que el arsenal contiene es los bloques lgicos del programmabili (…por medio de cules se pueden observar las funciones del sequenziali tambin) eso las conexiones (…que se pueden observar por medio de las matrices de la conexin), en detalle la lata de la conexin permanente (…por medio de sea dispositi usted como derretidos que introduce una resistencia programada y baja del colmo si no si est programado) o programado a la accin de la inicializacin dada de la lectura del dispositivo de una memoria externa, en este ltimo caso la configuracin es ms costosa pero flexible.