Stromkreise CMOS und logischer Plan

1) Ursachen des Störens von einer Tür CMOS:

)       unzulängliche Zuführungen und/oder Geräusche auf den gleichen

B)       Geräusche im Einkommen

c)       außer Betriebtransistoren und/oder Verbindungen

d)       Abteilungen der Last nicht vorher gesehen

und)       Temporizzazioni Unrecht

 

2) kritische Abstände wir und sie Optimierung:

Entwurf von Abständen Scheiben eines Ventils, das sein kann, zu Ihnen für Erfahrung oder mittels der TIMING-Analysatoren gekennzeichnet wird, sobald es zu Ihnen kennzeichnet, das es an fungiert sie sein kann zum architetturale Niveau, zum logischen Niveau fungierend auf der Art des Gatters und des Fan-in und zum Fan-out, um circuita zu ebnen sie fungierend auf den Maßen des MOS oder verschiedene Arten vom CMOS verwendend und schließlich zum Niveau des Plans.

 

3) Betrachtungen auf der Optimierung der kritischen Abstände wir zum logischen Niveau:

Fan-in einer logischen Tür, die das n° der Einkommen ist, in denen es es haben kann, ist ist begrenzt zwischen 2 wohl und dem NAND mit 5 außerdem Türen seien Sie von der Bevorzugung zu, noch in wieviel gekennzeichnet von einem kleinerem verzögert, im Fall, in dem es gleichmäßig entschieden wird, um sie zu benutzen zusammenkommt ridurne Fan-out, der die Zahltüren ist, die vom Entweichen gesteuert werden können, in jedem möglichem Fall, einen Inverter dann kann einzusetzen gesteuertes sein, welche Zahl der Türen.

Progettuali Architektur

4) volle Gewohnheit:

Sie besteht in der Planung und jede Optimierung einzelnen Geschenk MOS im Stromkreis, dieser von ihr verringert die Kompliziertheit auf einem Maximum von MOS ungefähr 60. Sie ist ein langsamer Prozeß viel und kostspieliges, aber sie stimmt überein, Bereich und Leistungen zu optimieren.

Die Planung wird artikuliert, beim Folgen wird gebildet:

)       ist ein Diagramm des Stromkreises gekommenes zutreffendes

B)       wird der Plan geplant

c)       Regelte die Designrichtlinien, die Steuern von der Technologie prechosen, Gebrauch ein Planherausgeber, um die Schablonen zu verwirklichen

d)       ein Planauszieher, der von den Schablonen liefert er verläßt, Diagramm ein komplettes auch von etwaigem dispositi an Sie, die Sie zu Ihnen schmückten, solches Diagramm es simuliert mit GEWÜRZ kommt und wenn der Betrieb behoben wird, überschreitet es zur Produktion.

 

5) Zelle Standard:

Sie kommen verwendet von den Zellen anwesenden Standards im Bücherregal der Gießerei, sind Zellen zur konstanten Höhe und zur variablen Breite, in denen wird den Positionen der Einkommen, Entweichen, V _SSvorbestimmt , V_DD .

Die Planung wird artikuliert, beim Folgen wird gebildet:

)       Wahl des Bücherregals und folglich der Gießerei

B)       ist das schematische man mit den Mitgliedern der Gießerei gekommenes zutreffendes, die wie die Kästen schwärzen sie gesehen werden.

c)       Mittels der schematischen Sicherung kommt ersetzte mehr den Schwarzkasten mit der angepaßten Zelle

d)       digitale Simulation sie

und)       vom schematischen wird der Plan vom Span mittels einer Software von Plazierung Wegewahl erreicht, die die Optimierung der Positionen der Zellen durchführt.

Es ist eine schnellere Planung in, wieviel zum logischen Niveau bearbeitet wird, aber die Kosten gleichmäßig viel hoch sind in, wieviel von den 15 zu den 20 Schablonen notwendig seien Sie.

 

6) Gatteranordnung:

Es ist eine Planung, die auf der Realisierung der einfachen riconfigurabili Strukturen basiert, dessen grössere Teil werden gebildet realizzative, sie werden unterteilt insbesondere in 2 Kategorien einschließen Sie:

MPGA: die Gießerei verwirklicht eine Reihe der Blockunterseite, die zwischen zusammengeschaltet sie mittels der metalizations sein muß, die spezifiziert vom Planer kommen, dem, verlassend von der verlangten Funktion, sie die günstigen Schablonen verwirklicht.

FPGA: die Gießerei produziert einen Span, in dem jenseits zu den riconfigurabili Strukturen sie Geschenk der programmabili Verbindungen sind, folglich zu verwirklichen nicht ist notwendiger, von den Schablonen. Solcher Span sind sie kostspielig, aber sie können sein umgestalten zu Ihnen mittels ich hinzufügten Software zu Ihnen.

 

7) Meer-von-Gatter:

In der praktischen Verallgemeinerung des Plans ist einer des Gatters die Reihe, festgesetzt von den ununterbrochenen Linien von Verbreitungen n und p. Nicht es gibt Raum für die Verbindungen, die durchgeführt durch die MOS Linien verwenden Sie nicht kommen. Jede logische Tür kann von der angrenzenden Tür lokalisiert werden, die das Gatter eine des letzten MOS an V _SSoder an V _DDanschließt.

 

8) logische Strukturen CMOS:

zu) logischem ergänzendem CMOS

Der Hauptvorteil ist, daß die statische Ableitung ausschließlich zu den Strömen der umgekehrten Sättigungs passend ist, kann zu den Spannungen viele Tiefländer außerdem laufen lassen, zwischen den Hauptnachteilen anstatt gibt es das für, welche Funktion sie immer der ugual Gebrauch eine Zahl Sie von pMOS und von nMOS kommen, der manchmal überflüssig ist. Die logischen hauptsächlichfunktionen sind:

Inverter-NAND Noch

B) Logisches BiCMOS

 

 

 

 

 

 

 

 

Es ist eine Struktur, die für die Stadien des Entweichens benutzt wird in, wieviel seiend Geschenk des BJT übereinstimmt, Ladungen zu steuern erhöht zu Ihnen und die Geschwindigkeit betreffend ist den CMOS zu erhöhen, ein Beispiel der durchgeführten logischen Funktion mit dieser Struktur folgend ist:

 

 

 

 

 

 

 

 

 

c) Logischer PseudonMOS und Multidrain

_ d ziehen-oben es sein festsetzen von ein solo pMOS, andeuten daß d n° von MOS es verwenden Sie zwecks verwirklichen ein generisch Funktion sein minderwertig zu wieviel von werden sein notwendig zwecks verwirklichen es mit d cmos jedoch daß andeuten auch daß d statisch Ableitung sein hoch in wieviel sein von d logisch Zustand für welch sein ein Abstand verweisen zwischen v_DD und v_SS .

Logik CMOS Moltidrain wird dann unterschieden in, welchem die Türen in der Konfiguration öffnen-ablassen in der analogen Weise angeschlossen werden zu, wieviel für das BJT in der Logik IIL geschehen Sie.

d) Logische Dynamik CMOS

Es ist eine logische Struktur nMOS deren precaricata zu V _DD vom einem pMOS und an V _SS von einemnMOS conditionedly angeschlossen herausnahm, auf diese Art, das der Hauptvorteil betreffend ist den CMOS ist, daß eine offenbar minderwertige Anzahl von Türen von ihr ableitet verwendet wird, daß die Zeit von vermindert ziehen-oben, während sie die Zeit von pull-down erhöht. Ein Defekt ist, daß die Einkommen während des precarica es nur verändern können, während sie während der Schätzung beständig sein müssen wirken anders des aufladen-Teilens. Offenbar kann eine eine andere Dynamiktür CMOS zum einphasigen in wieviel nicht in der Reihe geschaltet werden kann, wenn der Taktgeber, den das Entweichen zur Phase der Schätzung führt, die in Einkommen zur folgenden Struktur geht, hoch noch gefunden werden während über der Zeit der Verkleinerung, die klein aber nicht Infinitesimal ist, nachdem alle den Verlust der Daten hat.

 

 

 

 

 

 

 

 

 

 

 

und) logischer abgestoppter CMOS:

E ' wird im Wesentlichen entwickelt, um CMOS zur niedrigen Ableitung zu verwirklichen aber z.Z. Anwendung hauptsächlich in jenen Situationen findet, in denen das Problem Elektronen âcaldiâ? betätigt.

Kurz gesagt, das sie kommen, setzte MOS zwei für den Taktgeber oder zur Mitte oder in der Nähe der Zuführungen ein.

 

 

 

 

 

 

 

 

 

f) Logisch vorherrsch ich

Entwurf von einer logischen Dynamik, auf deren einen CMOS herausnahm, ist gesetzter Inverter, der übereingestimmt wird, um in die verschiedenen Türen der Kaskade zu legen, die auch Taktgeber bis eine ein Phase haben.

Ein kann erreichtes logisches statics mittels pMOS ein die schwache Person sein (…zum niedrigen Gewinn) geordnet, wie von der Abbildung, die sie die Betriebe zu sehr niedrige Frequenz übereinstimmt, oder statics in wieviel während der Phase der Schätzung das Entweichen, selbst wenn mit dem Überschreiten der Zeitenden hoch ist, um sich zu leeren, pMOS das schwache Person glielo verhindert, seine Auswirkung in VHF ungültig ist in, wieviel nicht genug schnell ist. Wechselweise kann es in solch einer Weise das Gatter eine von pMOS die schwache Person an das Entweichen des Inverters angeschlossen werden, der eine Verriegelung herstellt

 

g) Logisch beherrsche ich NP

Der Puffer, der innen vorherrsch ich vorhanden ist, kann zum Pakt zum Gebrauch von den dynamischen Strukturen mit der Logik pMOS beseitigt werden, die zu den dynamischen Strukturen mit Logik nMOS gewechselt wird, weil sie gelegt in Kaskade sind frei kommen, wenn es geglaubt wird, daß jede Struktur der Art verwirklicht, daß eine logische Tür und das Entweichen jeder Tür in der Art ist, die an eine eine andere Tür angeschlossen wird.

 

 

 

 

 

 

 

 

 

 

 

 

h) Logischer Kaskade-Spannung Schalter

der Schalter 2 sind angeschlossen an eine Klammer von pMOS intercross zu Ihnen gehabtes nMOS ergänzendes, daß sie dienen, als von ziehenSie. Er ist betreffend den CMOS langsamer in, wieviel der pMOS von muß gegen den nMOS von pull-down kämpfen ziehen-oben. Der Vorteil ist, daß jede logische Funktion aber zu den Unkosten von einer verwirklichter grösserer besetzter Bereich und Kompliziertheit sein kann. Die Leistungen können mittels des Gebrauches verbessert werden es eines verriegelnden Abfragenverstärkers.

Abstoppende Strategien

9) Konsequenzen der Wahl des tipologia von Taktgeber:

Die Wahl der Strategie des Taktgebers beeinflußt das n° von MOS, um für jedes Element des Gedächtnisses zu verwenden und das n° von ihm kennzeichnet sie des Taktgebers, der auf den Span sich verteilt, folglich indirekt stellt es die Maße des Spanes und der Ableitung fest.

 

10) Eigenschaft Zeiten eines Registers:

T_S = Zeit der Einstellung: zeigt an, wieviel Zeit, bevor der Stirn des Taktgebers die beständigen Daten im Einkommen gehabt werden muß.

T_H = Zeit des Einflußes: zeigt während an, wieviel Zeit, nachdem die Stirn des Taktgebers die Einkommendaten ruhig beständig bleiben muß.

T_q = Taktgeber zu Q verzögert: zeigt an, wieviel Zeit, nachdem die Stirn des Taktgebers ein gültiges Entweichen erreicht.

 

11) waagerecht ausgerichtete empfindliche Verriegelung:

Es ist ein Element des Gedächtnisses, in dem die Daten im Einkommen, wann der Taktgeber es ein entschlossenes Niveau annimmt, insbesondere für die Verriegelung in der Abbildung geschätzt werden gehabt kommen, die, wenn clk = 0 die Daten im Einkommen überschritten in Entweichen während kommt, wenn clk = 1, das Daten vorher memorizzato im Entweichen gehabt wird.

 

 

 

 

 

 

12) Register flankengesteuert:

Es ist ein Element des Gedächtnisses, in dem die Daten im Einkommen geschätzt auf der Stirn des Aufstiegs des Taktgebers kommen. Daß das Legen in Kaskadenegative erreicht, verriegeln Sie und Positiv eine verriegeln, tatsächlich werden die 1 Daten gehabt, die, wenn clk = 0 die Daten im Einkommen kommt, memorizzato im Meister aber von den Slavs, wenn clk = nur das Entweichen der Slavs erreicht, ist folglich notwendiger 0 Übergang 1 und®folglich positiver Entwurf eines flankengesteuerten Registers gelesen wird.

13) Register SR:

Es ist ein Register, das verwirklicht werden kann ist mittels Tür-NANDS, das mittels der Türen noch an zweiter Stelle der folgenden umreißen:

Wenn S = das 1 Entweichen bis 1 überschreitet und Sie es bleiben Sünde, wenn R nicht = 1 gehabt wird, denn S = 0 e 0 R = das vorhergehende Entweichen kommt memorizzata, während pro S = 1 e R = 1 den indeterminata Zustand hat.

 

14) Register JK:

Es ist ein analoges Register zum SR, aber das von ihm, das es die indeterminata Bedingung tatsächlich für J = 1 e K = 1 beseitigt, hat das Entweichen, das betreffend das Entweichen verweigert wird, daß es vorher gehabt wurde.

 

15) T Register:

Es ist ein Register JK mit dem Einkommen cortocircuita zu Ihnen, wird gehabt, das pro J = K = 0, welches das Entweichen sie bewerkstelligt, bis das vorhergehende gleich ist, während pro J = K = 1 das Entweichen sie bewerkstelligt, verweigerte betreffend das vorhergehende ist.

 

 

 

 

 

 

 

 

16) Strukturen des statischen und dynamischen Gedächtnisses zu einer Phase:

Es ist die typische Struktur, die für Standardgatterzellen benutzt wird und die Reihen, gekennzeichnet von am Ort erzeugten verweigerten des Taktgebers damit, das Taktgeberschieflaufen und vom bufferizzate schließlich zu verringern auch mit Getriebe-Gatter einem Platz auf dem Entweichen â?"q damit equalizzare entgeht, verzögert.

In den Getriebe-Gatter Wahrheiten, die der Platz im Rückgespräch auch beseitigt werden kann, zu seinem Platzinverter eine schwache Person, die mit einem grösseren L betreffend die minimalen Maße ist, es, vom Getriebe-Gatter tatsächlich unehrlich fungiert werden einsetzend muß man, wenn der Taktgeber es hoch ist und folglich die Daten im Einkommen geladen werden müssen, während die Daten memorizzare müssen, wenn der Taktgeber es niedrig ist.

Er können von der Verriegelung und von den dynamischen Registern auch verwirklicht werden, in denen die Daten memorizzato zwischen eine Fähigkeit des Entweichens des Getriebe-Gatters und die Fähigkeit des folgenden Einkommens des Inverters folglich kommen, wie sie in den folgenden umreißen gehabt wird:

17) Metastabilità:

Eine Verriegelung wird es von zwei beständigen Zuständen gekennzeichnet, jedoch, wenn er nicht sind, respektiert es die Zeiten zu Ihnen der Einstellung und des Einflußes kann es geschehen, daß selbe die Geschenke ein 3° besagtes metastabile ist in, wieviel, welche Geräusche es in einen der zwei beständigen Zustände zurück fallen lassen können. Als Beispiel es in den metastabile Zustand gefallen werden kann, wenn die Daten im Einkommen nach der Zeit der Einstellung erreichen, für die zur Umwandlung des Taktgebers, das Einkommen zu einer folgenden Spannung bis diese von Umwandlung finden kann.

 

18) logische Strukturen zum einphasigen:

Die Logik N_P CMOS wird festsetzte von den Abschnitten verwendet, die N-P Haben wie Entweichenstadium eins Verriegelung C ²MOSbeherrscht, in solch einer Weise optimiert es Geschwindigkeit und Bereich. Beim Bilden ist das notwendig jedoch, um die folgenden Richtlinien zu respektieren:

)       muß jeder TürC² MOS vom vorhergehenden mittels einer gleichen Anzahl von Umlenkungen getrennt werden

B)       müssen wir, die dynamisches Stadium von vorhergehender Tür C sich trennte, mindestens ein MOS²von einer gleichen Zahl von Umlenkungen sein.

 

 

 

 

 

 

19) wird Taktgeber bis 2 gebildet:

Die Annahme eines Taktgebers bis zwei wird gedeckt übereinstimmt nicht, die Probleme Taktgeberschieflaufen zu beseitigen gebildet, selbst wenn die zwei im Fall gleichmäßig eingeführt werden können werden gebildet Treffen, das solches verschiedenes verzögert, um zu bilden, um sich mit dem Taktgeber zu decken und die Struktur transparent folglich zu machen.

Der Taktgeber bis zwei, die er gebildet wird, kann erzeugt werden, oder ist die außen oder am Ort jedoch einzuführen umreiß, immer folgend:

Die Zweikanalgeräte sind den Strukturen des Gedächtnisses einer Phase mit dem einzigen Unterschied gleich, der anstatt des clk und des â?"clk Phi ₁und Phi ₂hat , analog für die logischen Strukturen.

 

 

 

 

20) wird Taktgeber bis 4 gebildet:

Ein Taktgeber bis 4, die er gebildet wird, stimmt überein, logische Dynamik einzuführen, der jenseits zum Haben einer Phase von einer von Schätzung precarica und, auch eine Phase des Einflußes haben Sie, der das aufladen-Teilen während der Phase der Schätzung beseitigt.

Zwecks Probleme des aufladen-Teilens der Formen der Welle des Taktgebers zu vermeiden kann geändert werden ein einziges bildend kennzeichnen sie des Taktgebers von der Summe von 2 kennzeichnen sie des Taktgebers. Solches benutze ich vom Taktgeber die Tür zu 4 verschiedenen realisierbaren logischen Strukturen di.le, die alle LOGON nicht erlaubt werden, aber nur die, die von der folgenden Abbildung veranschaulichen:

 

 

 

 

 

 

 

 

 

 

 

21) Kriterien von gewählt vom Taktgeber und von der seiner Verteilung:

Sie kommt benutzte praktisch nur den Taktgeber zu einer Phase in, wieviel einfachstes zum Wachsen der verlangten Geschwindigkeit vor allem zu handhaben, der Taktgeber bis zwei findet nur Anwendung in den RAMAS, ROMAS, Winkel des Leistungshebels gebildet wird.

Insoweit die Verteilung des Taktgeber pu², zum sich zwischen der Implementierung des nur Puffers und einer Realisierung anstelle von einer Baumstruktur zu wählen, die besonders im Fall der verwirklichte Plan angepaßt wird, von einer erhöhten Modularität gekennzeichnet wird.

I/O Strukturen

22) Strukturen I/O:

Sie sind die Strukturen, die eine grössere Erfahrung des Planers folglich häufig werden bevorzugt, von den bereits anwesenden Modulen in den Bücherregalen anzunehmen verlangen. Kurz gesagt gibt es von der Auflage von LOGON zum piedini dessen Maße von der Auflösung der Maschine örtlich festgelegt sind, die die Schweißen und von den minimalen Maßen durchführt, die notwendig sind, um ein Gewinde zu stricken. Neben der Auflage gibt es die Stromkreise von I/O, das den folgenden Kategorien gehören kann:

zu)       ausgegebener Auflage

Sie sind die meisten abhängig von den latchup folglich Marken, verwendend, das ich von den Schützenringen und von den erfundenen Kollektoren verwende.

B)       Eingang Auflage

Sie muß einen Schutz für das Gatter besitzen eine des anwesenden MOS im Einkommen, wird sie in der Art 2 vom Diode Ventile clamper festgesetzt, daß sie die maximale Exkursion der Einkommenspannung begrenzen und von einer Widerstand Reihe, die den Spitzenstrom begrenzt, den sie in die Diode Ventile schieben können, wird sein Wert zwischen 200 Wund 3K Wenthalten.

 

c)       Auflage Tristate- und umkehrbar

Eine Tristate Auflage hat sie die folgende umreiß

 

 

 

 

 

 

 

während eine Auflage, die es umkehrbar ist, vom Anschluß einer Tristate Auflage und der Auflage des Einkommens erhalten wird

 

 

 

 

 

 

 

 

23) Plan in der niedrigen Energie:

Der Plan in der niedrigen Energie basiert auf Gebräuchen nur am Ort von dem CMOS zu den Spannungen verringerte total oder auch, wo erhöhte Geschwindigkeiten nicht verlangt werden, außerdem Arbeit auf niedrigen Frequenzen (…wenn nicht zum parallelizzazione wieder laufen gelassen wird) und ist notwendig, um zu übertragen, wieviel kurze mögliche Linie des Taktgebers in, wieviel auch während der Energie-unten aktiv bleibt.