Kennzeichnung der Stromkreise und der Schätzungen der Leistungen

1) Achtung des Widerstandes:

Der Widerstand, der von einer Schicht des materiellen Leiters eingeführt wird, ist, wo R_s der Widerstand des Blattes und des Masses innen mit ist . Solche Widerstände im Fall vom polisilicio und die Verbreitungen werden von den Droge beimischende Konzentrationen von und vom Vorhandensein der Materialien wie des silicidi beeinflußt.

Ein Vorrichtung MOS kann von seinem Widerstand außerdem häufig gekennzeichnet werden .

 

2) Kondensator Cmos:

Kondensator CMOS wird ausschließlich vom p-lackierten Substrat, von SiO ₂gebildet und metallisches oder im polisilicio, kann eingeführt werden den folgenden Situationen mit einem Gatter versieht:

) Ansammlung: auf das Gatter trafen eine, die es kommt, eine negative Spannung zu, zieht sie Abstände zum Oxid an, folglich die Fähigkeit nur diese eine des Oxids mit = Bereich des Gatters und und _SiO2 = 3.9 ist.

B) Entleerung: eine schwach positive Spannung entfernt Abstände, aber sie ist nicht in einer Position zum Anziehen der Elektronen, von ihr, die sie die in den gepreßten von Oxid man ableitet, wird leerte Schicht Stützen breites d und Habenfähigkeit mit und = 12 gehabt. folglich ist die capacità Gesamtmenge, die vom Kondensator MOS, Reihe C ₀und C _depeingeführt wird

c) inversione: eine vorgerückte positive Spannung zum V_t ruft Elektronen vom Substrat, die kommen, eine Führung festzusetzen zurück, solche Elektronen aber folgt nicht, um Veränderungen der Markierung sie des Einkommens zu vorgerückten Frequenzen zu 100Hz für minderwertige Frequenzen folglich zu folgen, welche die Fähigkeit C ₀sind, während für vorgerückte Frequenzen es notwendig ist, Fähigkeit C _dep auchzu betrachten und folglich die Gesamtfähigkeit C _GBist, daß es auch das mögliche minim ist.

 

3) Gatter Fähigkeiten zu zu einem MOS:

Die parasitschen Fähigkeiten Geschenke in einem MOS werden von der folgenden Abbildung dargestellt

Insbesondere ist die Fähigkeit zum Gatter eine C_g = C_GB C_gs C_gd, wo C_gs und C_gd Bedingung zwischen dem Gatter eine sind und die Führung folglich, wenn dieses letzte man abwesend ist, auch sie folglich zu zweiter der Region des Betriebes vom MOS wird gehabt abwesend ist:

) Verbot: die Führung ist folglich die einzige Fähigkeit wird gegeben C_GB von der Reihe von ₀ Cund C _depabwesend

B) non-saturazione: die Führung ist gebildetes folglich C_GB = 0 während

c) saturazione: die Führung wird nicht von der Seite von Abfluß folglich C _gd= 0 während gebildet

Zum Ziel, verzögert zu errechnen in den Digitalschaltungen sie C _g =C ₀ kannapproximiert werden .

Bis zu anstatt Fähigkeiten C_DB und C_{Sb, die} in Richtung zum Substrat von den Verbreitungen der Quelle und des Abflusses eingeführt werden, wird gehabt, denen ciascuna von ihm es ist, wo C_ja die vertikale Fähigkeit zwischen der Verbreitung und dem Substrat ist, während C_jp die eingeführte Zusatzfähigkeit von 4 Seiten der Verbreitung ist, die eine nicht ungültige Tiefe hat.

Es ist C_ja, daß C_jp ist, aber Funktion der anwesenden Spannung zu den Köpfen der Spleißstelle an zweiter Stelle, wo C_j0 die Fähigkeit im Fall die Spannung zu den Köpfen der Spleißstelle ist, ungültig, V _b@ 0.6V und m verändern von 0.3 bis 0.5 bis zweite der Unstimmigkeit der Spleißstelle ist.

 

4) Analyse und Lösungen für verteilte Stromkreise RC:

Im Fall von LOGON im polisilicio werden viele lange oder von LOGON in Metallschwerem geladen, von den Forts verzögert von der Ausbreitung, die Studie mittels der Theorie der Linien sein kann, die denken, daß die Linie zu Ihnen in endlosem unterteilte, Entwurfinfinitesimalstärke, Widerstand zu Länge Maßeinheit r und Fähigkeit zur Maßeinheit von Länge c habend, ableiten das ausgehalten verzögert t_x von einem kennzeichnet sie, daß eine diskrete Analyse Kreuze ein Abstand entlang der x è Tür, welche anstatt die Schuld errechnet, t _n zum Abschnitt n-esima verzögert, hat gehabt .

Der quadratische Kurs von verzögert, den Abstand zu betrachten ist viel schweres, viel, um ratsam in einigen Fällen zu übertragen zum Einsatz des Puffers entlang der Linie, der verbessert sie kennzeichnen Sie, verzögert das wird erreicht ein inneres auch betrachtend verzögert zum Puffer irgendeines ns, ist immer minderwertig zu verzögert, das in Ermangelung des Puffers gehabt wird. Wechselweise kann die Quelle im Span, damit sie tos wenig vom adressee entfernt ist, dieses entschieden werden ist der Grund, aus dem das Taktgeber sovente es zur Mitte des Spanes gefunden wird. Ein Modell für die Berechnung von verzögert ist:

5) betreffend charakteristische Zeiten die Umwandlung von einer Tür:

t_r notwendige Zeit, damit das Entweichen von 10% bis 90% seines stationären Wertes führt

t_f notwendige Zeit, damit das Entweichen von 90% bis 10% seines stationären Wertes führt

t_d Zeit, die zwischen der Veränderung von 50% des Einkommens und der Veränderung von 50% des Entweichens abläuft, kommt auch definiert die Zeiten t_Dr und t_DF relati Sie zur Zunahme und zur Verkleinerung

6) verzögert analytisches Modell von vom Inverter einen CMOS:

Sie kommen errechnen das t zu Ihnen_r und t_f für den folgenden Stromkreis, wenn es zu ihm ist, traf auf einen Welle Quadranten mit den Stirnen an der endlosen Steigung zu. Für die Berechnung der Zeit der Verkleinerung, bilden wir Hinweis den nMOS. Wenn im Einkommen es 0 dann der nMOS gibt, ist es interdetto (X1) und das Entweichen ist zum Maximalwert V_DD . Wenn das Einkommen bis 1 überschreitet, der nMOS blitzschnell, das es in Sättigung (X2) und anfängt, ein rampa an zweiter Stelle zu leeren überschreitet, aber, wenn _DD zu V_aus = Vâ "V _tnankommt, überschreitet es in Sättigung und in Entladung mit quadratischem Gesetz bis V_{zu SS} (X3).

Offenbar folglich wird die Berechnung der Zeit der Verkleinerung in zwei wird gebildet unterteilt, in denen der nMOS es in der Sättigung (wird…für Trennung der Variable die Gleichung behoben und integriert zwischen _DD 0.9Vund V _DD-V _tnwird …erhalten) und in der anderen ist, in denen es in der Region von triodo ist

(…mit dem Ausdruck_{des DS} für die Region von triodo und die Integrierung zwischen V_DD "V_{DD tn} und0.1V wird erhalten … ). Die Summe der zwei Zeiten kann zu approximiert werden enthielt den Wert mit k zwischen 3 und 4 und in der analogen Weise, die während der Zeit des Aufstiegs erhalten wird, deutet an, daß, wenn der MOS die gleichen Maße haben, die Zeit des Aufstiegs die doppelte Quantität der Zeit der Verringerung ist, wieviel Mobilität der Elektronen betreffend Mobilität von Abständen doppelt ist, denn, die gleichen Zeiten zu haben ist notwendig, W zu bilden_p = 2 W_n .

Bis zu den Zeiten von verzögert sie sind einfach die Hälfte der Respektzeiten zu Ihnen des Aufstiegs oder Verkleinerung und können in der Form e ausgedrückt werden, wo_{zu p} und_{zu n} sie einen komplizierten Ausdruck haben, aber sie sein können approximieren Sie zu errechnetem Wert 0.36 mit GEWÜRZ.

 

7) verzögert von einer logischen Tür:

Verzögert von einfachem eine logische Tür kann errechnet werden, Inverter konstruierend ein Äquivalent, in dem das die Maße von pull-down ist und die von reflektieren die Abstände ziehen-oben, die effektiv in pull-down und innen aktiv sind

ziehenSie und insbesondere als Beispiel ein eins betrachten NAND bis 3 Einkommen

es wird gehabt, daß für pull-down es notwendig ist, die Reihe der 3 nMOS und folglich ihrer conductances folglich für b zu betrachten_n1 = b_N2 = b_n3 gehabt wird, während für es ist notwendig, um nur 1 pMOS nach allem betrachtenden e ha t _r @ t_f folglich zu betrachtenziehenSie . Diese Methodenlehre kann zu bilden Vorstellen sein das motivierte, um bis 0 den Abstand auszudehnen zwischen das Gatter eine der 3 nMOS, hat tatsächlich in so nur Fallgatter ein breites 3L.

 

8) verzögert Infuence der Steigung der Form von Welle des Einkommens auf von einer logischen Tür:

Die Steigung der Form der Einkommenwelle kann ändern verzögert von einer Tür, insbesondere, wenn die Stirnen verzögert dann werden festgestellt meistens von den Abständen der Last und leeren das viel steile sind, während, wenn das mannigfaltige Einkommen langsam dann zu beiträgt, vom Entweichen verzögert, insbesondere wird gehabt, wo t_{Dr-Schritt, den} es die Zeit von ist, im Aufstieg, der gehabt wird, damit ein Einkommen tritt, t _{Eingang-fallen}ist die Zeit der Verkleinerung des Einkommens verzögert und .

In der analogen Weise wird Betrüger gehabt.

 

9) modelliert Schalter, um zu errechnen verzögert von einer Tür:

Sie sind Modelle für die Berechnung von verzögern von den komplizierten Türen, der MOS wie Widerstände, die sie laden und sie von den Fähigkeiten leeren, im fattispecie basieren auf dem Betrachten sind erklären nach den 3 Modellen zu Ihnen:

zu)       RC

wo R, das_{pull-down ist,} die Widerstand Gesamtmenge ist, die im Abstand von pull-down getroffen wird, während allesC, das die relativen Fähigkeiten zu den Nullpunkten mit einbezogen in die _{pull-down ist} Umwandlungen, sind. In der analogen Weise ist es geschätztes t_Dr .

B)       Penfield-Rubenstein

wo R der Widerstand vom Nullpunkt zurück V _SSist, wenn die FallenZeit betrachtet wird (…oder in Richtung zu V_DD, wenn die LachenZeit betrachtet wird), während C die Fähigkeit zu Nullpunkt I ist.

c)       Steigung

Sie definiert die tatsächliche Zeit des Aufstiegs wie der Zeit des Aufstiegs, die wenn im Einkommen kam anwendete einen Schritt gehabt würde. Die Zeit des wirkungsvollen Aufstiegs kommt unterteilt während der tatsächlichen Zeit des Aufstiegs.

d)       Penfield-Rubenstein Steigung verzögert

Kombination der Steigung und des Penfield-Rubenstein ist eins.

 

10) verzögert Modell, zwecks zu errechnen von den Stromkreisen viele Komplexe:

Verzögert von einem, das Tür gegeben wird, kommt entschlossen mittels eines Simulators, von dem eine Gleichung der Art erhalten wird, wo t, dases _{intern ist,} eingeführt örtlich festgelegtes verzögert von der Tür ist, während tsie ist verzögert proporziona sie zur Ladung k _ausgab.

 

11) Körper â "verzögert Effekt in von den logischen Türen:

Nmos mehr Nachbarn zum Entweichen eines Tür-NANDS haben V _Sbein ¹ notwendigerweise 0, das vor dem, das sie mehr Scheiben eines Ventils im Umwandlungeffekt sind, der offensichtlich wird, wenn die Entweichenfähigkeit zu den inneren Fähigkeiten comparabile ist.

Wir betrachten das NAND mit zwei folgende Türen:

das NAND oben hat er den ganzen nMOS oben angezündet außer daß einen, von ihm leitet er ab, daß seine Quelle sich ansammeln soll und folglich, wenn das Einkommen bis 1 das Entweichen commuta schnell bis 0 führt. In NAND, das anstatt der ganzer nMOS oben sind sie niedrig ist, während dieses ein Tief zuerst interdetto ist, folgen einigem, daß die Fähigkeiten alle Aufladungen zum hohen Niveau sind und wenn der Hochpaß des Einkommens, müssen geleert werden alle aktiv, bevor zwecks niedrig die Umwandlung des Entweichens vom hohen Niveau mit dem Niveau übereinstimmen, das folglich in eine Zeit länger als geschieht, wieviel oben nicht für das NAND gehabt wird.

Zwecks die Effekte des Körpers zu vermindern, den â "die folgenden Strategien bewirken kann verwendet werden:

)       die Fähigkeiten zu den inneren Nullpunkten vermindernd

B)       , das Haben von von MOS zu setzen kennzeichnet es sie, daß sie für das Ende des Letzten mehr ankommen, das zum Entweichen möglich ist

 

12) Abmessung der Transistoren in den Türen CMOS:

In freundlichem W wird_p = 2 W _ngebildet, damit equalizzare die Zeiten von ihm Lasten und Entladung, aber in solch einer Weise eine Zunahme des besetzten Bereichs und der Dynamikableitung folglich, wenn möglich die folgenden Strategien, gehabt wird werden zugetroffen:

)       eine Klammer der Inverterplätze, wenn sie Reihe mit W_p = 2, die W_n vom Platz zu gleichen erzeugt von einer Klammer von Inverter W _p =W _n verzögert, um es zu demonstrieren, ist das jeweilige R und C_eq der Widerstand und das Fähigkeit Äquivalent eines Habens MOS der einheitlichen Maße und betrachtet das folgende verzögert für Konfigurationen hat:

Die Fähigkeit ist _eq3C in, wieviel die Ähnlichkeit der Fähigkeit zum nMOS ist, daß es C _eqund der Fähigkeit zum pMOS wertIST, der _eq 2Cist in, wieviel W_p = 2W_n , von ihm es ableitet, daß die Zeit der Verkleinerung ist, während die Zeit des Aufstiegs ist in, wieviel der pMOS, der W _p= 2W _nhat, den Widerstand hat, der betreffend die nMOS Minimum-Größe halbiert wird, folglich total verzögert ist .

Seiend Wsind _p =2W _{n, welches} die Fähigkeit zum nMOS bis diese des pMOS folglich gleich ist, gehabtes _eq2C , von ihm ableitet, daß die Zeit der Verkleinerung ist, während die Zeit des Aufstiegs ist in, wieviel der pMOS, der W _p= W _nhat, den Widerstand hat, der betreffend die nMOS Minimum-Größe halbiert wird, folglich total verzögert wird gefunden, die die gleiche für die andere Konfiguration ist, mit dem Unterschied, der in diesem letzten verminderte den Bereich kommt in, wieviel hat W_p = W_n , natürlich diese Änderung von W beeinflussen b und infolgedessen auch das V_inv, die aber zum Maximum von 15% verändern kann.

B)       Um Ladungen zu steuern erhöht viel zu Ihnen kann vom Inverter in der Kaskade der stufenweise zunehmenden Maße in der Weise eingesetzt werden aber zu vermindern verzögert, der Bereich und die Ableitung.

Es ist zum Zunahmeprozentsatz der Maße eines Inverters betreffend ist das vorhergehende und t_{d, welches} das eingeführte Mittel vom Inverter zu den minimalen Maßen verzögert, dann verzögert eingeführt von jedem Stadium ist an_d, während Gesamt ist nationales _dverzögert, das, wenn wir setzen es wird, wo der Teilbetrag das einzige, auf dem er teilgenommen werden kann, wird gehabt das es ist minimal für = ist und @ machen 2.7 jedoch in der Art in den Anwendungen ein, zwischen 2 und 10 enthalten worden zu sein.

13) treiben ausschweifendes von einem Stromkreis CMOS an:

)       P_{s, das} es muß die statische Ableitung hat, die im Fall vom CMOS ausschließlich an den Diode Ventilen liegt, die zu Ihnen polarisiert geschmückt werden Sie umgekehrt, für jeder, von dem und n hat dispositi zu Ihnen folglich, betrachtend, die ausschweifende statische Energie ist , denn ein typischer Inverter, der zu 5V eingezogen wird, hat P_s @ 1nW.

B)       P_d ist die Dynamikenergie, die zerstreut wird, um zu laden und die Ladungfähigkeit, betrachtend im Einkommen zu leeren hat ein Haben Welle idealer Quadrantperiodet _p .

c)       P_Sc ist die Energie, die in Kurzschluß zerstreut wird, wenn das Einkommen nicht ein Welle idealer Quadrant ist, aber wirklich es wie eine Wiederholung von trapezes wie bewiesen in der Abbildung, hat mit, wird erreicht eingeführt wird, wo t_Rf es die Zeit des Aufstiegs oder der Verkleinerung der Form von Einkommenwelle ist und Platz zu den Veränderungen von 20% im Kasten des Inverters geben kann geladen.

Die Berechnung der ausschweifenden Energie muß für jede Fähigkeit zur Frequenz durchgeführt werden, für die sie funktioniert.

 

 

14) Aufladung - teilend:

Wenn ein Bus, der von einer Fähigkeit C _b mit einerVorrichtung gekennzeichnet wird von einer gekennzeichnet wird, wird probiert werden gewünscht, vor demSchließen des Schalters Q _b = C_b V _b und auch Q, muß FähigkeitC _s gebildet werden, damit die Spannung V las _R ist fast gleich anwesenderSpannungV _baufdemBus , insbesondere _s=C _sV_s wird während gehabt, nachdem das Schließen gehabt ist, das, falls V_b= V_DD> > V_s auf dem folglich verringert wird den einzelnen Zustand respektiert, wenn C_b> > C_s, in den Anwendungen C _b>10C _shat . Wir halten Stunde für ein statisches Tür-NAND zu 2 Einkommen zuerst beide bis 0 und folglich ist das Entweichen bis 1, wenn der nMOS herauf die Entweichendurchläufe bis 1 1 jedoch für Aufladung das Teilen noch sein muß wird gesenkt betreffend V_DD in, wieviel die Fähigkeit Parasitpost zwischen dem MOS zwei ist.

 

15) Ergebnis einer Oblate:

Entwurf des Verhältnisses zwischen dem n° der guten Geschenke des Spanes auf Oblate und n° ein die Gesamtmenge des Spanes vorhanden auf der gleichen, ist es Funktion des Bereichs zum Span und der Dichte der D Defekte, werden die folgenden Modelle gehabt:

) Samen ist es ein Modell, das für den Span benutzt wird, der ein übertragenes Untergebenes bis 30% habend viel groß ist

B) Murphy ist ein Modell, das für den Span benutzt wird, der mit vorgerückten Ergebnissen bis 30% klein ist.

Das Ergebnis kann erhöht werden, die Redundanz der Stromkreise erhöhend.